# Autres langages > Autres langages > VHDL >  Cration d'un CheckSum

## philouxy

Bonjour  tous, 

Je suis entrain de me lancer dans un projet o je dois crer sur une FPGA d'Altera une protocole de transmission se basant sur le modle OSI, mon projet doit tre capable d'mettre et de recevoir des donnes, jusqu' l ca va. 

L o je bloque, c'est que j'aimerai faire un CRC (checksum), donc avoir que une information que tous mes bits sont bien arrivs  la rception, mais j'ai aucune ide de comment mettre ca en oeuvre, alors si vous avez des ides, bout de pistes, exemple de codes que ce soit en VHDL ou autres, ce serait bien volontiers. 

L je patauge un cht'y peu !!!

Merci  tous pour m'avoir dj lu. 

Amicalement Philou

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