# Autres langages > Autres langages > VHDL >  Code VHDL diviseur de frequence

## soumati23

Bonsoir
Pouvez vous m'aider  comprendre ce code
( il s'agit normalement d'un diviseur de frquence et d'un compteur mis en cascade)
mais j'ai pas bien saisi les diffrentes parties du code

merci d'avance




```

```

----------


## mith06

Bonjour,


Il existe un forum VHDL. Il faudrait peut tre dplacer la discussion.




> Pouvez vous m'aider  comprendre ce code


Bien sure quand c'est demand gentillement.




> mais j'ai pas bien saisi les diffrentes parties du code


On ne pas apprendre pour toi, mais on peut expliquer des trucs.
Qu'est ce que tu n'as pas compris?

----------


## titiri

Bonsoir,

Donc il y a un compteur 26 bits sur clkin qui s'incrmente  chaque cycle d'horloge. Puis, une aberration,  savoir utiliser un bit de ce compteur comme nouvelle horloge pour incrmenter un autre compteur 8 bits.
L'aberration, en 2 mots : 
cre une nouvelle horloge, et donc utilise un rseau local/global du FPGA (si c'est bien la cible technologique). Ce type de ressource est en quantit trs rduite par rapport  un "fil" classiquela logique gnre sur cette nouvelle horloge ne peut plus "revenir" trivialement sur clkin
Autant implmenter directement un compteur 26+8=34 bits et piloter la sortie s de la faon suivante:


```
s <= clk_div(33 downto 26);
```

Cdlt

----------

