# Autres langages > Autres langages > VHDL >  [dbutant] Bascule D reboucl

## michael1326

Bonjour  tous,

Je dbute en VHDL. Je souhaite raliser une bascule D qui possde 3 entres (clock, reset, D) et 2 sorties (Q et not(Q)).
La sortie not(Q) sera reboucl sur l'entre D.

J'ai beaucoup de mal  comprendre comment effectuer un rebouclage sur l'entre.
On me parle souvent de port de type "inout" dans les forums, cependant je pense aussi que cette pratique n'est pas trs recommande en VHDL et qu'il vaut mieux passer par l'utilisation de signaux.

Vous trouverez ci-dessous une premire bauche de code :



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Merci de bien vouloir m'aider.


Michael

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## mith06

Bonjour,

En VHDL il est impossible de lire un signal ou une variable dclar out.
Voila comment je ferais:
Le re-bouclage de l'entre sur la sortie est intgr dans l'entit. Donc le nom de bascule_D n'est plus appropri.



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