# Autres langages > Autres langages > VHDL >  retard intempestif vhdl

## sebgimi

Salut a tous!

Je suis en train de coder un CNA en vhdl et j'ai un probleme lorsque je simule: j'ai un retard sur ma sortie analogique alors que j'en veux pas...



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Lorsque je simule ce code je remarque un retard de 5 ns sur le signal data_real et de 15 ns sur le signal Vout. Pouvez-vous me dire d'ou ca peut venir et s'il y a moyen de regler cela?

Ps: le code n'est pas fini donc c'est normal si tous les ports ne sont pas utilises dans mon code.

Merci pour vos reponses

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## Patibulaire75

Bonjour, il est possible, si c'est un vrai problme de timing (ce qui semble tre le cas car tu es  la nanoseconde) que la liste de sensibilit de ton process soit incomplet. Sinon, essaye de mettre des contraintes de placement de l'implmentation logique de quartus.

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## sgievounet

Le premier poste de l'auteur du message date d'il y a deux ans.
Cette reponse pourrait aider d'autres personnes.

Avant tout, il faut savoir que dans un logiciel de simulation, comme modelsim/questasim par exemple, il y a une rsolution minimale de mise  jour du calcul. Par dfaut, elle est  1 ps (pico-seconde). Si elle est modifie, 5ns par exemple, on verra au minimum le chronogramme voluer toute les 5ns, quelque soit l'horloge. C'est le paramtre Resolution du fichier modelsim.ini qui le fixe.

Dans son code, il a mis l'affectation de data_real dans un process, mais hors rising_edge ou clk'event... Je ne sais pas trop ce que a donne.

L'affectation du Vout est clock par le:


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elsif (SCK'event and SCK = '1') then
```

Donc il prend un coup d'horloge sur sa sortie, qui dpend de la priode de SCK. Si la rsolution de son simulateur est de 5ns, et que SCK est  100MHz (10 ns), le 15 ns peuvent provenir de l.

Je ne suis pas trop sur des 5 ns, pour le signal data_real mis dans le process, mais non clock.

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