# Autres langages > Autres langages > VHDL >  tableau en entre VHDL

## ahmednaess

Bonjour  tous,
je voudrais savoir si on peut dclarer un tableau en entre d'une entity en VHDL.
Merci d'avance

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## mith06

Je pense que c'est possible.
Mais je ne l'ai jamais vu.

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## titiri

Bonsoir,

     C'est tout  fait possible. D'ailleurs le type std_logic_vector est un tableau de std_logic.
    Pour que ce tableau soit utilisable dans la dclaration d'une entit, il faut que ce type soit dclar dans un package, lui-mme appel dans la partie libraries situe juste avant l'entit. Donc
dans "pkg_toto.vhd", on dclare "type MonTypeTableau is array(natural range <>) of MonTypeDeBase;"dans "MonEntity.vhd", on dclare ce package : "library work;" puis "use work.pkg_toto.all;"puis "entity MonEntity is port (MonTableau : in MonTypeTableau(2 downto 0);"

Correction importante en point #2 (.vhd -> .all)

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## ahmednaess

Bonjour et merci de vos rponses
En fait j'ai dut apport des modifications  mes codes suites  diffrentes contraintes,
ce que je voudrais maintenant c'est pouvoir mettre mes diffrentes entres dans un tableau de cette faon mais a ne marche pas



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Merci encore de votre aide

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