# Autres langages > Autres langages > VHDL >  Problme lors de l'ajout d'un port

## zehle

Bonjour  tous, c'est encore moi et mon VHDL   ::mrgreen:: 
Je vous expose le probleme:
Ce bous de code marche :


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Le probleme, c'est que si j'ajoute un autre port, a ne se complie plus :s



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je suis perdu :s

de l'aide SVP, je ne pense pas trouv une solution tout seul cette fois   :;):

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## zehle

Encore une fois, j'ai trouv tout seul la solution  ::mrgreen::  ::mouarf::  
y avait une parenthse de trop  ::(: 



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