# Autres langages > Autres langages > VHDL >  clock'event ne se synthtise pas (error xst:797)

## Rosem

Bonsoir,

J'ai dans mon code : 


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et lors de synthse xst ce qui m'affiche c'est : ERROR:Xst:797 : unsupported Clock statement.
J'ai essay de faire 

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 if (clk'event and clk='1') or (clk'event and clk='0')
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 ou encore 

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Mais toujours a n'aboutit pas aux rsultats voulues :////
De l'aide s'il vous plait !

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## mith06

Tu essaie de faire des choses sur le front montant et descendant de l'horloge.
C'est possible (C'est comment  que fonctionnent les memoire DDR), mais ISE n'est pas assez "intelligent" pour synthtiser du code DDR (Dual Data Rate) de crit un si haut niveaux.

Tape dans google HDL library "le nom de ton FPGA", tlcharge le pdf, et regarde les composants de type IDDR ou ODDR

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## Rosem

Merci infiniment  ::): 
En fait je suis en train de coder un multiplexeur de 3 (codeur convolutif 1/3).
Lors de ma recherche j'ai trouv que Spartan 6 supporte DDR alors le synthse XST a bien fonctionn mais quand je fais la simulation comportementale de mon module a marche bien alors que pour le test Bench non a ne me retourne pas le bon rsultat.
Et moi j'ai besoin de faire apres une simulation post route donc j'ai besoin que le test bench fonctionne  ::?: 

Voici mon module vhdl:


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et voila mon test Bench :


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## mith06

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