# Autres langages > Autres langages > VHDL >  Modulo 6

## cyrill.gremaud

Bonjour  tous,

Je suis en train de dvelopper une PLL numrique et je dois faire un modulo 6, Voici mon code



```
Delta_phase_mod_old_s <= Delta_phase_old_s mod 6;
```

Cette ligne fonctionne a la compilation et en simulation mais elle n'est pas synthtisable. J'ai cherch a comprendre pourquoi et il me semble que sa pourrait venir du faite qu'on ne peut synthtiser uniquement lorsqu'on fait un modulo d'un nombre en base 2 (1,2,4,8,16 etc...)

Comment rsoudre ce problme ? 

meilleures salutations

----------


## gorgonite

un compteur modulo 6  la place de cette variable ?

----------


## cyrill.gremaud

et on fait comment sa ??? Je ne connais pas encore bien le VHDL sa ne fait pas longtemps que j'en fais.

----------


## cyrill.gremaud

Mais ton compteur modulo c'est dans un process avec comme liste de sensibilit le clk mais moi je veux le faire une seule fois

----------

