# Autres langages > Autres langages > VHDL >  Introduire un retard sur une clock

## thepooh

Bonjour,
Je poste ce message car j'ai un problme dans la ralisation d'un projet dans le cadre d'un cours en lectronique numrique.  Nous devons raliser un circuit dont le composant principal est une cpld cod donc en vhdl.

Voici la partie du code VHDL qui me pose problme :


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Le problme ici est qu'il y a,  chaque fois, un retard d'un cycle d'horloge pour entrer dans le process...   En fait, je connais la source du problme, c'est TirIn qui est lui aussi dclench par un risin_edge de CLK, dans une autres "boite noir" (je travail de faon structurelle).  Ce qui fait que lorsque le rising edge de clk  lieu, le TirIn est seulement en train de changer d'tat et nous ne rentrons dans le process ci-dessus qu'au clock suivant.

J'ai tenter plusieurs solution dont celle qui vient tout de suite  l'esprit : mettre le tirIn dans la liste de sensibilit et agir lors d'un rising edge de celui-ci mais le problme deviens alors autre ; lorsque l'on arrive au dernier tat et que le clock  un front montant, le tirIn peut alors avoir quasi instantanment lui aussi un front montant et donc deux tat sont pass en mme temps, ce qui fausse la fonction du composant ici qui est en fait un rgulateur de tir...

Une autre solution me vient  l'ide, introduire un lger retard sur la clock pour que le tirIn ai chang d'tat lorsque on entre dans le process ci dessus mais je ne sait malheureusement pas comment cela se fait et si seulement c'est possible...

Si vous avez une autre ide de la rsolution de ce problme ou bien de comment je pourrait introduire ce retard, je vous serait trs reconnaissant de me faire partager votre savoir  ::): 

Merci pour vos sollicitation.

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