# Autres langages > Autres langages > VHDL >  [Verilog -> VHDL] Convertir une instruction

## foufouta

Bonjour  tous,

qui peut m'aider  convertir cette instruction de Verilog en VHDL :


```
`define EXTEND_CODE  16'hE0
```

Je n'ai pas compris la signification de "16'hE0"

Merci d'avance

----------

