# Autres langages > Autres langages > VHDL >  Compteur avec diviseur d'horloge - Vivado

## ThibaultM1369

Bonsoir la communaut, 

Je suis actuellement en train de bosser sur un projet qui consiste  adapter des travaux pratiques de systmes embarqus, initialement prvu sur le logiciel ISE de Xilinx, sur le nouveau logiciel Vivado que j'essaie de prendre en main.

Le but du projet est de raliser un compteur 4 bits avec un diviseur d'horloge (la frquence d'horloge de la carte FPGA que j'utilise, une Artix-7, est bien trop leve).

Dans un fichier VHDL, j'ai donc conu 2 architectures : une pour mon diviseur d'horloge et une pour mon compteur (voir code ci-aprs).



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Ma question est peut tre bte, mais je souhaite connecter la sortie de mon architecture du diviseur d'horloge (div_33554432 )  mon entre d'horloge "clock" de ma deuxime architecture, qui correspond  l'entre de mon compteur.

J'ai trs peu de base en VHDL... et peut tre que je m'y prends de la mauvaise faon. C'est ce pourquoi je vous sollicite ce soir  ::D: 

Merci d'avance pour votre attention.

Thibault

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## florentw

Bonjour Thibault,

Mon premier conseil est d'utiliser les ressources "clocking" du FPGA lorsque tu "travaille" sur une horloge. Pour modifier la frequence d'une horloge, penses a utiliser une MMCM/PLL.

Pur certaines frquences <10MHz tu ne peux pas donc tu aura effectivement besoin d'utiliser la logique du FPGA.

Pour connecter la clk d'un bloc a un autre, ca se passe pendant l'instanciation (port map)

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