# Autres langages > Autres langages > VHDL >  Registre  decalage  droite

## Aboubacar Omar

Bonjour,
Je veux raliser un registre  dcalage  droite qui reoit  les donnes en srie sur une entre std_logic et qui fait le dcalage  droite sur une sortie 32 bits.
J'ai dj cod et simul mais j'aimerais qu'il complte les bit moins sensible par '0'.
Cependant, il fait le contraire.
J'aurais besoin de votre aide SVP!!!
Vous trouverez ci-joint une capture de la simulation.
Le code est le suivant:



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