# Autres langages > Autres langages > VHDL >  Qu'est-ce que le event dans "if(CLK event and CLK=1)then"

## crispix.prog

Bonsoir
J'ai une petite question : que signifie le


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if(CLK event and CLK=1)then
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Merci (c'est surtout le mot event que je ne comprends pas) ?

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## titiri

Bonsoir,

     Cela effectue un test sur le fait que le signal CLK subisse un "event" et vaille 1. Un vnement est une affectation d'un signal causant un changement de valeur de ce signal. Donc si CLK change de valeur et que cette nouvelle valeur vaut 1, alors cela signifie (pour la synthse) que CLK est pass de 0  1, donc un front montant.
     En fait, en simulation, le passage par exemple de 'X'  '1' sera interprt de la mme faon. Cela est videmment impossible en synthse puisque seules les valeurs '0' et '1' existent  l'entre d'un transistor (bien oui, il est passant ou bloqu... c'est binaire).
     Je vous conseille quand mme d'utiliser la syntaxe "if rising_edge(clk) then" qui est plus moderne (en fait, a fait moins "dinosaure"...)

Cordialement

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