# Autres langages > Autres langages > VHDL >  [newbie] Explication du choix d'un STD_LOGIC_VECTOR (0 Downto 0).

## DTR-VB

Bonjour,
Je prpare une sance d'initiation au FPGA dans un club d'electro. Je n'ai pas une grande exprience mais j'aime bien, et j'aime surtout comprendre ce que je fait.
J'ai trouv une source sur le net d'un petit projet sympa qui pourrait servir de base  ma sance. 
Par contre, certain choix dcriture me laisse perplexe. 

Dans l'extrait :

1) Pourquoi utiliser un STD_LOGIC_VECTOR (0 downto 0) en lieu et place d'un STD_LOGIC ? (surtout qu'a la fin, il est oblig de "caster" pour revenir en STD_LOGIC).

2) L'utilisation du signal "cpt est bizarre pour moi. (cpt +1) donc j'en dduit qu'il additionne 1 sur un seul bit, et comme il n'y a pas de retenue possible, on passe alors de 0  1  0 etc.. 
 Pourquoi ne pas avoir fait un NOT ? C'est a cause de cette addition qu'il utilise un Vector ?

Merci pour votre aide,
amicalement.
DTR

voici l'extrait en question :




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## cedd70

Salut,

C'est bizarre effectivement sauf si il souhaite vous initier aux vecteurs pour arriver  un diviseur de clock par la suite.

cpt(n)  --> on peut diviser ainsi la clock

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## DTR-VB

Merci @cedd70 !

Je pense que c'est une rutilisation d'un bout de code existant/gnrique.
Mais je ne comprenais pas l'utilit de la structure de base.

Le coup de la division d'horloge par vecteur est gniale. je n'y aurais pas pens.
C'est dans ces cas la que l'on se dit que le chemin est encore long.... ;-)

Merci Encore !

PS: Sinon, le 70 de ton pseudo c'est pour la Haute-Sane ?

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## cedd70

C'est moche par contre d'utiliser un event sur une clock 
il est prfrable d'utiliser (risingedge(clock) ou fallingedge(clock)).



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Oui c'est bien a, de Besanon mme  ::lol:: .

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