# Autres langages > Autres langages > VHDL >  Registre universel et rising_edge

## helvethor

Bonjour,

dans le cadre de mes rvisions je voulais crer un "Registre universel" (capable de shift left et right et d'input parallle) en VHDL. Voil ce que j'ai fait:



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La partie combinatoire fonctionne. Cependant le signal Q_next n'est jamais affect  Q_now. Pourtant le signal clk oscille bien (avec la simulation de xilinx).
Je ne comprends pas ce qui ne va pas, j'ai fait des choses similaires sur d'autre modules qui marchent bien.

Auriez-vous une ide? 
Merci d'avance.

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## florentw

Bonjour,

Je pense qu'il faudrait que le premier process soit aussi en fonction de clk et non combinatorial ou changer le second process par:


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En esprant que a aide

Florent

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## helvethor

Merci pour ta rponse. J'avais depuis russi  faire marcher le registre.
En effet, le premier processus a d tre remplac par un simple "with ... select ..." qui assignait un signale interne. Le processus s'occupe juste d'assigner le signal au port.

Bonne journe

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