# Autres langages > Autres langages > VHDL >  Instancier un verilog avec parameter

## rizaldo1

Salut,

J'ai un design vhdl qui instancie un sous module en verilog.
Ce sous module a un parameter "titi".


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Je n'arrive pas a assigner ce parameter depuis mon design vhdl lorsque j'instancie le module verilog.

Je sais qu'il est possible de le faire si tout mon design etait en verilog.

Quelqu'un a une idee?

BR,
Rizaldo1

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