# Autres langages > Autres langages > VHDL >  Retard synthtisable en VHDL

## isamel85

Bonjour,
Je veux savoir comment crer un retard de 16 microsecondes synthtisable en VHDL de la sortie synchronis sur une horloge de 1 MHz (1 microseconde):
On peut le crer par un process sensible  l'horloge 1 MHz et aussi utilis "wait for 16 us". Le problme qu'il n'est pas synthtisable mais il marche au niveau de simulation.
exemple:



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Donc comment crer cette temporisation pour avoir un code synthetisable sachant que 1us (priode d'horloge 1 MHz) x 16 = 16us
Et merci d'avance.

Isamel

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## monnoliv

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## simbilou

Outre la technique du registre  dcalage que monnoliv donne (quoiquon puisse lcrire de manire bien plus lgante), on peut aussi tout
simplement compter 16 coups dhorloges (ce qui ncessite moins de bascules dailleurs).

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